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1# 香山
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3香山（XiangShan）是一款开源的高性能 RISC-V 处理器。
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5English Readme is [here](README.md).
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7©2020-2022 中国科学院计算技术研究所版权所有
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9©2020-2022 鹏城实验室版权所有
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11## 文档和报告
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13[XiangShan-doc](https://github.com/OpenXiangShan/XiangShan-doc) 是我们的官方文档仓库，其中包含了设计文档、技术报告、使用教程等内容。
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15* 香山微结构文档已经发布，欢迎访问 https://xiangshan-doc.readthedocs.io
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18## 论文发表情况
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20### MICRO 2022: Towards Developing High Performance RISC-V Processors Using Agile Methodology
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22我们在 MICRO'22 会议上的论文介绍了香山处理器及敏捷开发实践经验，包括一些面向设计、功能验证、调试、性能评估等方面的敏捷开发工具。论文得到了 Artifact Evaluation 的所有三个徽章。
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24![Artifacts Available](https://github.com/OpenXiangShan/XiangShan-doc/raw/main/publications/images/artifacts_available_dl.jpg)
25![Artifacts Evaluated — Functional](https://github.com/OpenXiangShan/XiangShan-doc/raw/main/publications/images/artifacts_evaluated_functional_dl.jpg)
26![Results Reproduced](https://github.com/OpenXiangShan/XiangShan-doc/raw/main/publications/images/results_reproduced_dl.jpg)
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28[Paper PDF](https://github.com/OpenXiangShan/XiangShan-doc/blob/main/publications/micro2022-xiangshan.pdf) | [IEEE Xplore](https://ieeexplore.ieee.org/abstract/document/9923860) | [BibTeX](https://github.com/OpenXiangShan/XiangShan-doc/blob/main/publications/micro2022-xiangshan.bib) | [Presentation Slides](https://github.com/OpenXiangShan/XiangShan-doc/blob/main/publications/micro2022-xiangshan-slides.pdf) | [Presentation Video](https://www.bilibili.com/video/BV1FB4y1j7Jy)
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31## 关注我们
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33Wechat/微信：香山开源处理器
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35<div align=left><img width="340" height="117" src="images/wechat.png"/></div>
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37Zhihu/知乎：[香山开源处理器](https://www.zhihu.com/people/openxiangshan)
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39Weibo/微博：[香山开源处理器](https://weibo.com/u/7706264932)
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41可以通过[我们的邮件列表](mailto:[email protected])联系我们。列表中的所有邮件会存档到[这里](https://www.mail-archive.com/[email protected]/)。
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43## 处理器架构
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45自 2020 年 6 月开始开发的[雁栖湖](https://github.com/OpenXiangShan/XiangShan/tree/yanqihu)为香山处理器的首个稳定的微架构。
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47香山的第二代微架构被命名为[南湖](https://github.com/OpenXiangShan/XiangShan/tree/nanhu)。
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49香山的第三代微架构（昆明湖）正在 master 分支上不断开发中。
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51南湖微架构概览：
52![xs-arch-nanhu](images/xs-arch-nanhu.svg)
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54## 目录概览
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56以下是一些关键目录：
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58```
59.
60├── src
61│   └── main/scala         # 设计文件
62│       ├── device         # 用于仿真的虚拟设备
63│       ├── system         # SoC 封装
64│       ├── top            # 顶层模块
65│       ├── utils          # 复用封装
66│       └── xiangshan      # 主体设计代码
67│           └── transforms # 一些实用的 firrtl 变换代码
68├── scripts                # 用于敏捷开发的脚本文件
69├── fudian                 # 香山浮点子模块
70├── huancun                # 香山 L2/L3 缓存子模块
71├── difftest               # 香山协同仿真框架
72└── read-to-run            # 预建的仿真镜像文件
73```
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75## IDE 支持
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77### bsp
78```
79make bsp
80```
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82### IDEA
83```
84make idea
85```
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88## 生成 Verilog
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90* 运行 `make verilog` 以生成 verilog 代码。输出文件为 `build/XSTop.v`。
91* 更多信息详见 `Makefile`。
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93## 仿真运行
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95### 环境搭建
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97* 设定环境变量 `NEMU_HOME` 为[香山 NEMU](https://github.com/OpenXiangShan/NEMU) 在您机器上的绝对路径。
98* 设定环境变量 `NOOP_HOME` 为香山工程文件夹的绝对路径。
99* 设定环境变量 `AM_HOME` 为[香山 AM](https://github.com/OpenXiangShan/nexus-am) 的绝对路径。
100* 项目使用 `mill` 进行 scala 编译，因此需要安装 `mill`，详见 [mill 手动安装指南](https://com-lihaoyi.github.io/mill/mill/Intro_to_Mill.html#_installation)（目前仅英文版本）。
101* 克隆本项目，运行 `make init` 以初始化本项目引用的开源子模块。
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103### 运行仿真
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105* 安装开源 verilog 仿真器 [Verilator](https://verilator.org/guide/latest/)。
106* 运行 `make emu` 以利用 Verilator 构建 C++ 仿真器 `./build/emu`。
107* 运行 `./build/emu --help` 可以获得仿真器的各种运行时参数。
108* 更多细节详见 `Makefile` 与 `verilator.mk`。
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110运行示例：
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112```bash
113make emu CONFIG=MinimalConfig EMU_THREADS=2 -j10
114./build/emu -b 0 -e 0 -i ./ready-to-run/coremark-2-iteration.bin --diff ./ready-to-run/riscv64-nemu-interpreter-so
115```
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117## 错误排除指南
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119[Troubleshooting Guide](https://github.com/OpenXiangShan/XiangShan/wiki/Troubleshooting-Guide)
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121## 致谢
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123在香山的开发过程中，我们采用了来自开源社区的子模块。具体情况如下：
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125| 子模块         | 来源                                                       | 详细用途                                                       |
126| ------------------ | ------------------------------------------------------------ | ------------------------------------------------------------ |
127| L2 Cache/LLC       | [Sifive block-inclusivecache](https://github.com/ucb-bar/block-inclusivecache-sifive) | 我们的新 L2/L3 缓存设计受到了 Sifive `block-inclusivecache` 的启发. |
128| Diplomacy/TileLink | [Rocket-chip](https://github.com/chipsalliance/rocket-chip)  | 我们复用了来自 rocket-chip 的 Diplomacy 框架和 Tilelink 工具，来协商总线. |
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130我们深深地感谢来自开源社区的支持，我们也鼓励其他开源项目在[木兰宽松许可证](LICENSE)的范围下复用我们的代码。
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