1# 香山 2 3香山是一款开源的高性能 RISC-V 处理器。采用 Chisel 硬件设计语言开发，支持 RV64GC 指令集。 4 5详细文档将在未来放出。 6English Readme is [here](README.md). 7 8©2020-2021 中国科学院计算技术研究所版权所有。 9 10## 文档和报告 11 12在 2021 年 6 月的 RISC-V 中国峰会上，我们给出了超过 20 个技术报告。报告已经更新到[我们的文档仓库](https://github.com/OpenXiangShan/XiangShan-doc)。 13 14未来更多的文档也将更新到相同的仓库。 15 16## 处理器架构 17 18自 2020 年 6 月开始开发的[雁栖湖](https://github.com/OpenXiangShan/XiangShan/tree/yanqihu)为香山处理器的首个稳定的微架构。目前版本的香山（即南湖）正在 master 分支上不断开发中。 19 20微架构概览： 21 22 23## 目录概览 24 25以下是一些关键目录： 26 27``` 28. 29├── fpga # 支持的 FPGA 开发板、用于构建 Vivado 项目的文件 30├── read-to-run # 预建的仿真镜像文件 31├── scripts # 用于敏捷开发的脚本文件 32└── src 33 ├── test # 测试文件（包括差异测试（diff-test）和模块测试（module-test） 等） 34 └── main/scala # 设计文件 35 ├── bus/tilelink # tilelink 实用工具 36 ├── device # 用于仿真的虚拟设备 37 ├── difftest # chisel 差异测试接口 38 ├── system # SoC 封装 39 ├── top # 顶层模块 40 ├── utils # 复用封装 41 ├── xiangshan # 主体设计代码 42 └── xstransforms # 一些实用的 firrtl 变换代码 43``` 44 45## 生成 Verilog 46 47* 运行 `make verilog` 以生成 verilog 代码。输出文件为 `build/XSTop.v`。 48* 更多信息详见 `Makefile`。 49 50## 仿真运行 51 52### 环境搭建 53 54* 设定环境变量 `NEMU_HOME` 为[香山 NEMU](https://github.com/OpenXiangShan/NEMU) 在您机器上的绝对路径。 55* 设定环境变量 `NOOP_HOME` 为香山工程文件夹的绝对路径。 56* 设定环境变量 `AM_HOME` 为[香山 AM](https://github.com/OpenXiangShan/nexus-am) 的绝对路径。 57* 项目使用 `mill` 进行 scala 编译，因此需要安装 `mill`，详见 [mill 手动安装指南](https://com-lihaoyi.github.io/mill/mill/Intro_to_Mill.html#_installation)（目前仅英文版本）。 58* 克隆本项目，运行 `make init` 以初始化本项目引用的开源子模块。 59 60### 运行仿真 61 62* 安装开源 verilog 仿真器 [Verilator](https://verilator.org/guide/latest/)。 63* 运行 `make emu` 以利用 Verilator 构建 C++ 仿真器 `./build/emu`。 64* 运行 `./build/emu --help` 可以获得仿真器的各种运行时参数。 65* 更多细节详见 `Makefile` 与 `verilator.mk`。 66 67运行示例： 68 69```bash 70make emu CONFIG=MinimalConfig SIM_ARGS=--disable-log EMU_THREADS=2 -j10 71./build/emu -b 0 -e 0 -i ./ready-to-run/coremark-2-iteration.bin --diff ./ready-to-run/riscv64-nemu-interpreter-so 72``` 73 74## 致谢 75 76在香山的开发过程中，我们采用了来自开源社区的子模块。具体情况如下： 77 78| 子模块 | 来源 | 详细用途 | 79| ------------------ | ------------------------------------------------------------ | ------------------------------------------------------------ | 80| L2 Cache/LLC | [Sifive block-inclusivecache](https://github.com/ucb-bar/block-inclusivecache-sifive) | 我们增强了原模块的功能和时序，最终使之能胜任 L2/LLC 任务的缓存生成器 | 81| Diplomacy/TileLink | [Rocket-chip](https://github.com/chipsalliance/rocket-chip) | 我们复用了来自 rocket-chip 的外接框架和链接，来调度总线 | 82| FPU | [Berkeley hardfloat](https://github.com/ucb-bar/berkeley-hardfloat) | 我们使用了 Barkeley-hardfloat 作为浮点运算器并为之设计了 SRT-4 除法/开方运算单元。此外我们分割了 FMA 流水线以优化时序 | 83 84我们深深地感谢来自开源社区的支持，我们也鼓励其他开源项目在[木兰宽松许可证](LICENSE)的范围下复用我们的代码。:) 85
