readme.zh-cn.md (1545277abc67bbe5123a324f0b61142535bfe61f) readme.zh-cn.md (57bb43b5f11c3f1e89ac52f232fe73056b35d9bd)
1# 香山
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1# 香山
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3香山是一款开源的高性能 RISC-V 处理器。采用 Chisel 硬件设计语言开发，支持 RV64GC 指令集。
3香山（XiangShan）是一款开源的高性能 RISC-V 处理器。
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5详细文档将在未来放出。
6English Readme is [here](README.md).
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5English Readme is [here](README.md).
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8©2020-2021 中国科学院计算技术研究所版权所有。
7©2020-2022 中国科学院计算技术研究所版权所有
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9©2020-2022 鹏城实验室版权所有
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10## 文档和报告
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11## 文档和报告
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12在 2021 年 6 月的 RISC-V 中国峰会上，我们给出了超过 20 个技术报告。报告已经更新到[我们的文档仓库](https://github.com/OpenXiangShan/XiangShan-doc)。
13[XiangShan-doc](https://github.com/OpenXiangShan/XiangShan-doc) 是我们的官方文档仓库，其中包含了设计文档、技术报告、使用教程等内容。
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14更多的文档也将持续更新到相同的仓库。
15* 香山微结构文档已经发布，欢迎访问 https://xiangshan-doc.readthedocs.io
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16## 关注我们
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18Wechat/微信：香山开源处理器
19
20<div align=left><img width="340" height="117" src="images/wechat.png"/></div>
21
22Zhihu/知乎：[香山开源处理器](https://www.zhihu.com/people/openxiangshan)
23
24Weibo/微博：[香山开源处理器](https://weibo.com/u/7706264932)
25
26可以通过[我们的邮件列表](mailto:[email protected])联系我们。列表中的所有邮件会存档到[这里](https://www.mail-archive.com/[email protected]/)。
27
28## 处理器架构
29
30自 2020 年 6 月开始开发的[雁栖湖](https://github.com/OpenXiangShan/XiangShan/tree/yanqihu)为香山处理器的首个稳定的微架构。目前版本的香山（即南湖）正在 master 分支上不断开发中。
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17## 关注我们
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19Wechat/微信：香山开源处理器
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21<div align=left><img width="340" height="117" src="images/wechat.png"/></div>
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23Zhihu/知乎：[香山开源处理器](https://www.zhihu.com/people/openxiangshan)
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25Weibo/微博：[香山开源处理器](https://weibo.com/u/7706264932)
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27可以通过[我们的邮件列表](mailto:[email protected])联系我们。列表中的所有邮件会存档到[这里](https://www.mail-archive.com/[email protected]/)。
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29## 处理器架构
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31自 2020 年 6 月开始开发的[雁栖湖](https://github.com/OpenXiangShan/XiangShan/tree/yanqihu)为香山处理器的首个稳定的微架构。目前版本的香山（即南湖）正在 master 分支上不断开发中。
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32微架构概览：
33![xs-arch-single](images/xs-arch-simple.svg)
33南湖微架构概览：
34![xs-arch-nanhu](images/xs-arch-nanhu.svg)
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35## 目录概览
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37以下是一些关键目录：
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39```
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36## 目录概览
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38以下是一些关键目录：
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40```
41.
41├── fpga # 支持的 FPGA 开发板、用于构建 Vivado 项目的文件
42├── read-to-run # 预建的仿真镜像文件
42├── src
43│ └── main/scala # 设计文件
44│ ├── device # 用于仿真的虚拟设备
45│ ├── system # SoC 封装
46│ ├── top # 顶层模块
47│ ├── utils # 复用封装
48│ ├── xiangshan # 主体设计代码
49│ └── xstransforms # 一些实用的 firrtl 变换代码
43├── scripts # 用于敏捷开发的脚本文件
50├── scripts # 用于敏捷开发的脚本文件
44└── src
45 ├── test # 测试文件（包括差异测试（diff-test）和模块测试（module-test） 等）
46 └── main/scala # 设计文件
47 ├── bus/tilelink # tilelink 实用工具
48 ├── device # 用于仿真的虚拟设备
49 ├── difftest # chisel 差异测试接口
50 ├── system # SoC 封装
51 ├── top # 顶层模块
52 ├── utils # 复用封装
53 ├── xiangshan # 主体设计代码
54 └── xstransforms # 一些实用的 firrtl 变换代码
51├── fudian # 香山浮点子模块
52├── huancun # 香山 L2/L3 缓存子模块
53├── difftest # 香山协同仿真框架
54└── read-to-run # 预建的仿真镜像文件
55```
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55```
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57## IDE 支持
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59### bsp
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61make bsp
62```
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64### IDEA
65```
66make idea
67```
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57## 生成 Verilog
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59* 运行 `make verilog` 以生成 verilog 代码。输出文件为 `build/XSTop.v`。
60* 更多信息详见 `Makefile`。
61
62## 仿真运行
63
64### 环境搭建

--- 13 unchanged lines hidden (view full) ---

78
79运行示例：
80
81```bash
82make emu CONFIG=MinimalConfig EMU_THREADS=2 -j10
83./build/emu -b 0 -e 0 -i ./ready-to-run/coremark-2-iteration.bin --diff ./ready-to-run/riscv64-nemu-interpreter-so
84```
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70## 生成 Verilog
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72* 运行 `make verilog` 以生成 verilog 代码。输出文件为 `build/XSTop.v`。
73* 更多信息详见 `Makefile`。
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75## 仿真运行
76
77### 环境搭建

--- 13 unchanged lines hidden (view full) ---

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92运行示例：
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94```bash
95make emu CONFIG=MinimalConfig EMU_THREADS=2 -j10
96./build/emu -b 0 -e 0 -i ./ready-to-run/coremark-2-iteration.bin --diff ./ready-to-run/riscv64-nemu-interpreter-so
97```
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99## 错误排除指南
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101[Troubleshooting Guide](https://github.com/OpenXiangShan/XiangShan/wiki/Troubleshooting-Guide)
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86## 致谢
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88在香山的开发过程中，我们采用了来自开源社区的子模块。具体情况如下：
89
90| 子模块 | 来源 | 详细用途 |
91| ------------------ | ------------------------------------------------------------ | ------------------------------------------------------------ |
103## 致谢
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105在香山的开发过程中，我们采用了来自开源社区的子模块。具体情况如下：
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107| 子模块 | 来源 | 详细用途 |
108| ------------------ | ------------------------------------------------------------ | ------------------------------------------------------------ |
92| L2 Cache/LLC | [Sifive block-inclusivecache](https://github.com/ucb-bar/block-inclusivecache-sifive) | 我们增强了原模块的功能和时序，最终使之能胜任 L2/LLC 任务的缓存生成器 |
93| Diplomacy/TileLink | [Rocket-chip](https://github.com/chipsalliance/rocket-chip) | 我们复用了来自 rocket-chip 的外接框架和链接，来调度总线 |
94| FPU | [Berkeley hardfloat](https://github.com/ucb-bar/berkeley-hardfloat) | 我们使用了 Barkeley-hardfloat 作为浮点运算器并为之设计了 SRT-4 除法/开方运算单元。此外我们分割了 FMA 流水线以优化时序 |
109| L2 Cache/LLC | [Sifive block-inclusivecache](https://github.com/ucb-bar/block-inclusivecache-sifive) | 我们的新 L2/L3 缓存设计受到了 Sifive `block-inclusivecache` 的启发. |
110| Diplomacy/TileLink | [Rocket-chip](https://github.com/chipsalliance/rocket-chip) | 我们复用了来自 rocket-chip 的 Diplomacy 框架和 Tilelink 工具，来协商总线. |
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96我们深深地感谢来自开源社区的支持，我们也鼓励其他开源项目在[木兰宽松许可证](LICENSE)的范围下复用我们的代码。:)
112我们深深地感谢来自开源社区的支持，我们也鼓励其他开源项目在[木兰宽松许可证](LICENSE)的范围下复用我们的代码。